在VHDL（VHSIC Hardware Description Language）中，`module`是一个 代码单元，它封装了一组相关的功能、变量、函数、类和方法。模块是VHDL设计的基本构建块，用于描述设计的功能或结构，类似于C语言中的函数或类。
一个VHDL模块由以下部分组成：
模块声明：
以`module`关键字开始，后跟模块名称和端口列表。
端口声明：
定义模块的输入和输出端口，端口可以是信号或端口。
内部变量和常量：
在模块内部声明的变量和常量。
逻辑功能描述：
使用组合逻辑、时序逻辑或其他VHDL构造来描述模块的行为。
子模块或子程序：
模块内部可以包含其他模块或子程序。
模块的使用可以提高代码的可维护性、可读性和可重用性。通过将设计分解为多个模块，可以更容易地管理和测试各个部分。
```vhdl
module add（
input [2:0] a, b,
input cin,
output [2:0] sum,
output count
）；
assign {count, sum} = a + b + cin；
endmodule
```
在这个示例中，`add`模块接受三个输入信号`a`、`b`和`cin`，并输出两个信号`sum`和`count`。`assign`语句用于计算`sum`和`count`的值。