边沿检测程序的编写可以通过以下步骤进行：
定义输入信号和输出信号
输入信号通常是从外部输入的数字信号，如时钟信号（clk）、复位信号（rst_n）和待检测边沿的信号（signal）。
输出信号包括上升沿标志位（pos_edge）、下降沿标志位（neg_edge）和双边沿标志位（both_edge）。
设计边沿检测模块
使用Verilog中的`always`块来监测输入信号的状态变化。
通过敏感表达式（如`posedge`和`negedge`）来检测信号的上升沿和下降沿。
状态寄存器（如`sig_r0`和`sig_r1`）用于锁存信号的当前状态和前一个状态。
选择敏感表达式类型
`posedge clk`：用于检测信号的上升沿。
`negedge clk`：用于检测信号的下降沿。
`posedge clk or negedge rst_n`：同时检测上升沿和下降沿，并在复位信号为低电平时清零状态寄存器。
实现边沿检测逻辑
上升沿检测：通过比较当前信号和前一个信号的状态，当信号从低电平跳变到高电平时，输出上升沿标志位。
下降沿检测：通过比较当前信号和前一个信号的状态，当信号从高电平跳变到低电平时，输出下降沿标志位。
双边沿检测：通过异或操作（`^`）来检测信号在上升沿和下降沿之间的跳变。
综合布线
使用EDA工具（如Quartus II）将Verilog代码综合为硬件电路，并进行布局布线。
仿真验证
编写测试平台，对边沿检测模块进行功能仿真和时序仿真，确保其正确性和性能。
```verilog
module edge_detect （
input clk,// 输入时钟
input rst_n, // 复位信号
input signal, // 待检测边沿的信号
output reg [31:0] period, // 输出信号的周期
output reg [31:0] duty_cycle // 输出信号的占空比
）；
reg [1:0] sig_r0, sig_r1； // 状态寄存器
always @（posedge clk or negedge rst_n） begin
if （!rst_n） begin
sig_r0 <= 1'b0；
sig_r1 <= 1'b0；
period <= 1'b0；
duty_cycle <= 1'b0；
end else begin
sig_r0 <= signal；
sig_r1 <= sig_r0；
period <= sig_r1；
duty_cycle <= sig_r1 ^ sig_r0；
end
end
assign pos_edge = （ ~ sig_r1 ） & sig_r0； // 上升沿检测
assign neg_edge = sig_r1 & （ ~ sig_r0 ）； // 下降沿检测
endmodule
```
这个模块通过状态寄存器和敏感表达式实现了上升沿和下降沿的检测，并输出了周期和占空比。你可以根据具体需求调整代码，例如增加更多的输出信号或优化性能。