要设置ADC0809的采样频率，首先需要了解ADC0809的工作原理和时钟频率。ADC0809是一款8位模数转换器，其时钟频率默认为500 kHz。转换一次需要64个时钟脉冲，即进行一次模数转换需要0.128 ms。命令语句一行用时约2 μs，与转换时间相比可以忽略不计。由计算可知，1秒内约可采集7812个数据。
要灵活控制数据采集的频率，可以利用定时器或软件延时。理论上，采样频率的范围可以控制在1 Hz到7812 Hz之间。在实际测试时，由于各方面的原因，往往达不到理论结果，一般采用的范围为1 Hz到50 Hz，此时采集结果最佳。
```verilog
module ADC0809（
input clk,// 时钟输入
input eoc, // 转换结束标志
input [7:0] din, // 模拟输入数据
output reg clock, // 时钟输出
output reg start, // 启动信号
output reg oe// 输出使能
）；
reg [7:0] q； // 8位数据输出
// 定义时钟信号
always @（posedge clk） begin
if （eoc） begin
clock <= 1'b0； // 转换结束后，时钟信号为低电平
start <= 1'b1； // 启动下一次转换
oe <= 1'b1；// 输出使能有效
end else begin
clock <= 1'b1； // 转换过程中，时钟信号为高电平
start <= 1'b0； // 不启动转换
oe <= 1'b0；// 输出使能无效
end
end
// 定义启动转换和读取转换结果的函数
always @（*） begin
// 在这里可以添加启动转换和读取转换结果的代码
end
endmodule
```
在这个示例中，我们使用了一个简单的状态机来控制ADC0809的采样过程。当转换结束时，`eoc`信号变为高电平，此时时钟信号`clock`变为低电平，启动信号`start`变为高电平，输出使能`oe`变为高电平，表示可以开始下一次转换。在转换过程中，时钟信号`clock`保持高电平，启动信号`start`和输出使能`oe`保持低电平。
请注意，这个示例程序仅提供了一个基本的框架，具体的实现可能需要根据实际硬件平台和需求进行调整。例如，可能需要添加更多的信号和状态来处理中断、数据读取等操作。