在Vivado中分配编程文件通常涉及以下步骤：
创建工程文件
打开Vivado。
选择`Quick Start` -> `Create Project` -> `Create a New Vivado Project` -> `Next`。
设置`Project Name`和工程位置，并勾选`Create project subdirectory` -> `Next`。
选择项目类型：
如果没有源文件，选择`RTL Project`（自己写Verilog代码）。
如果有源文件，选择`Post-synthesis Project`，通常选择第一个选项即可。
`Add Sources`：如果有文件可以选择`+`，把文件添加进来，没有文件就直接`Next`。
`Add Constraints` -> `Next`。
`Default Part`：在搜索框中输入FPGA芯片型号，选择合适的版本（如速度、电压等）。
`Finish`完成工程创建。
在Vivado中添加和配置编程文件
打开`Project Manager`。
在`Settings`中，选择`Add Sources`，然后选择`Add design source file`，并命名文件。
如果需要添加约束文件，可以在`Add Sources`中选择`Add constraints file`，并命名文件。
配置Vscode以与Vivado配合使用（可选）：
打开Vscode。
在设置中找到`Text Editor`，然后选择`Custom Editor`。
填入Vscode应用程序的路径，并确保路径后缀正确（如Windows系统添加`[file name] -[line number]`）。
安装以下插件以增强开发体验：
中文语言包
Verilog报错检查插件
Verilog语言包。
通过以上步骤，你可以在Vivado中有效地分配和管理编程文件，从而顺利进行硬件设计和编程工作。