在VHDL中设置程序包，你需要遵循以下步骤：
声明库的使用
在VHDL设计文件的开头，你需要声明要引用的库。这通常通过`library`子句完成，后跟库名。例如，要使用IEEE标准库，你可以这样声明：
```vhdl
library ieee；
use ieee.std_logic_1164.all；
use ieee.std_logic_arith.all；
use ieee.std_logic_unsigned.all；
```
定义程序包
程序包是预定义的数据类型、元件、子程序和常量的集合，它们被设计为在多个设计中重复使用。要定义一个程序包，你需要在`package`子句中声明这些内容。例如，定义一个包含时钟频率常量的程序包：
```vhdl
package ClockFreq is
constant CLOCK_FREQUENCY : natural := 100 MHz；
end package；
```
使用程序包
在需要使用程序包中定义的元素时，你可以在设计文件的实体部分使用`use`子句指定程序包及其内容。例如，使用上面定义的`ClockFreq`程序包：
```vhdl
entity TempSensorCtl is
Generic （CLOCK_FREQ : natural := ClockFreq.CLOCK_FREQUENCY）；
Port （ TMP_SCL : inout STD_LOGIC；
TMP_SDA : inout STD_LOGIC；
TMP_INT : in STD_LOGIC；
TMP_CT : in STD_LOGIC）；
end TempSensorCtl；
```
实例化程序包中的元件
如果你在多个地方实例化程序包中的元件，你可以将元件的声明放在程序包的定义中，这样在实例化时就不需要再次声明。例如，在`test_pal`程序包中声明一个测试元件：
```vhdl
package test_pal is
component test
Port （ clk : out STD_LOGIC ）；
end component；
end package；
```
然后在主设计文件中实例化它：
```vhdl
library ieee；
use ieee.std_logic_1164.all；
use work.test_pal.all；
entity Main is
end Main；
architecture Behavioral of Main is
signal clk : STD_LOGIC := '0'；
begin
UUT: test port map （clk => clk）；
end Behavioral；
```
通过以上步骤，你可以在VHDL中设置和使用程序包，以便在多个设计中重用代码和定义。