VHDL源程序的设置主要涉及以下步骤：
创建新项目
打开Lattice Semiconductor ispLEVER Project Navigator。
选择File => New Project菜单，建立一个新的项目。
在Project Type栏中选择VHDL类型，并在新建目录里建项目。
添加新源文件
在ispLEVER Project Navigator主窗口中，选择Source => New菜单。
在弹出的New Source对话框中，选择VHDL Module类型。
输入文件名、实体名和结构名，然后按OK钮。
编辑VHDL文件
进入文本编辑器-Text Editor编辑VHDL文件。
在Text Editor中输入VHDL设计代码，并存盘。
编译和综合
在ispLEVER Project Navigator主窗口左侧的源程序区中，双击Synplify Synthesize VHDL File，对VHDL设计进行编译和综合。
仿真
通过VHDL综合过程后，可以对设计进行功能和时序仿真。
```vhdl
entity d_trigger is
port （ clk : in std_logic；
d : in std_logic；
q : out std_logic ）；
end entity；
architecture behavioral of d_trigger is
signal q_int : std_logic；
begin
process（clk）
begin
if rising_edge（clk） then
q_int <= d； -- 在上升沿时更新输出
end if；
end process；
q <= q_int；
end architecture；
```
建议
确保在编写VHDL代码时遵循IEEE标准，例如使用`use IEEE.std_logic_arith.all；`来引入标准库。
在设计中合理使用包（PACKAGE）来声明常数、数据类型、元件及子程序，以提高代码的可读性和可维护性。
在进行仿真之前，确保所有设计文件都已正确编译和综合。