VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述、设计和验证数字电路和数字系统。以下是编写VHDL程序的基本步骤和结构：
确定需求和规范
在开始编写VHDL代码之前，需要明确设计的需求和规范，包括功能、性能、接口等方面的要求。这些需求和规范将成为编写代码的基础。
设计体系结构
在开始编写代码之前，需要先进行电路的整体设计，确定电路的组成部分、信号传输路径等。这一步通常以系统级或模块级的层次进行，将整个电路划分为不同的模块。
编写实体（Entity）和接口
实体表示一个模块或子模块，其中定义了输入输出接口和参数。编写实体时，需要明确输入输出的信号类型、位宽等。
接口定义了模块之间的通信方式，包括信号名称、类型和时序要求。
描述行为和结构
在实体中，可以使用行为描述（Behavioral Description）或结构描述（Structural Description）来描述模块的功能。
行为描述使用过程（Process）或行为语句（Behavioral statement），通过描述信号之间的关系来实现功能。
结构描述使用实体的实例化连接各个子模块。
进行仿真和验证
编写好代码后，需要进行仿真和验证，以确保设计的正确性和功能的实现。VHDL提供了仿真工具，可以进行时钟周期级的仿真、波形查看和时序分析。
优化和综合
在完成仿真和验证后，可以根据需求对代码进行优化，提高电路的性能和效果。这包括减少资源使用、降低功耗等方面的优化。
优化后的代码可以通过逻辑综合工具将其转换为硬件电路。
```vhdl
library ieee；
use ieee.std_logic_1164.all；
entity cmp is
port （ A : in STD_LOGIC_VECTOR（1 downto 0）；
B : in STD_LOGIC_VECTOR（1 downto 0）；
AEQB : out STD_LOGIC）；
end cmp；
architecture structural of cmp is
begin
Comp: process （A, B）
begin
AEQB <= '0'；
if A = B then
AEQB <= '1'；
end if；
end process Comp；
end structural；
```
在这个示例中：
`library ieee； use ieee.std_logic_1164.all；` 声明了使用的库和包。
`entity cmp` 定义了比较器的实体，包括输入端口 `A` 和 `B`，以及输出端口 `AEQB`。
`architecture structural of cmp` 定义了比较器的结构描述，其中包含一个过程 `Comp`，用于比较输入信号 `A` 和 `B`，并将结果输出到 `AEQB`。
通过以上步骤和示例，可以初步了解如何编写VHDL程序。实际应用中，可能需要根据具体需求进行更复杂的设计和优化。